Otsing - TalTech teadusportaal

Layout to logic defect analysis for hierarchical test generation (pealkiri)

—

—

Lisa tingimus Lihtotsing filter

Tühista

teaviku laadid

raamat ..

artikkel ajakirjas ..

artikkel ajalehes ..

artikkel kogumikus ..

dissertatsioon ..

Open Access ..

Teaduspublikatsioon ..

aasta

Toon andmeid..

Toon andmeid..

TTÜ struktuuriüksus

Toon andmeid..

Toon andmeid..

Toon andmeid..

Toon andmeid..

Toon andmeid..

Tühista

ekspordi kõik päringu tulemused (1)
Salvesta TXT fail

prindi
Märgitud kirjetega toimetamiseks ava valitud kirjed

kuva

reasta
1

artikkel kogumikus

Layout to logic defect analysis for hierarchical test generationJenihhin, Maksim; Raik, Jaan; Ubar, Raimund-Johannes; Pleskacz, Witold A.; Rakowski, MichalProceedings of the 2007 IEEE Workshop on Design and Diagnostic Circuits and Systems : April 11-13, 2007, Krakow, Poland2007 / p. 35-40 : ill http://dx.doi.org/10.1109/DDECS.2007.4295251

artikkel kogumikus

Kirjeid leitud 1, kuvan 1 - 1